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　　简单来说ღღ，就是先做芯片整体设计（功能ღღ、接口ღღ、模块）ღღ，再做各个模块的设计ღღ。做模块设计的时候ღღ，先设计逻辑原理（写代码）ღღ，然后再用EDA工具转化为逻辑电路图（网表）ღღ，最后再设计物理电路图（版图）安倍夏树ღღ。

　　这不是领导拍脑袋决定的ღღ，而是需要芯片设计团队和客户（甲方）以及利益相关方进行充分沟通ღღ，了解具体设计需求之后确定的ღღ。

　　需求包括ღღ：到底要实现什么功能ღღ，用于什么环境ღღ，算力ღღ、成本ღღ、功耗大概是多少ღღ，需要提供哪些接口ღღ，需要遵循什么安全等级ღღ，等等ღღ。

　　架构工程师要根据规格Specღღ，设计具体的实现方案ღღ。包括但不限于ღღ：整个芯片的架构ღღ、业务模块ღღ、供电ღღ、接口ღღ、时序ღღ、性能指标ღღ、

　　如果芯片主要用于通用计算和数据处理ღღ，冯・诺依曼架构可能是一个合适的选择ღღ。如果侧重于高速的数据处理和实时性要求高的应用ღღ，如数字信号处理或一些特定的嵌入式系统ღღ，哈佛架构可能更具优势ღღ。

　　架构师还要确定哪些功能可以用软件实现ღღ，哪些部分需要用硬件实现ღღ。上篇小枣君介绍过IP核ღღ，哪些部分要采购IP核ღღ，哪些部分自己做ღღ，也是由架构师决定的ღღ。

　　针对各模块进行具体的电路设计ღღ。他会使用专门的硬件描述语言（Verilog或VHDL）ღღ，对具体的电路实现进行RTL（Register Transfer Levelღღ，

　　Verilog作为一种常用的硬件描述语言ღღ，能够对电路（系统）进行多层次描述ღღ，包括系统级ღღ、算法级ღღ、寄存器传输级（RTL级）ღღ、门级和开关级ღღ。在数字IC设计流程中ღღ，RTL级描述最为关键和常用ღღ。因此ღღ，Verilog代码也常被称作RTL代码ღღ。

　　需要注意的是ღღ，HDL编码需要结合晶圆厂提供的库（libaray）和器件（device）等基础资源来设计安倍夏树ღღ。有些芯片设计工程师也会基于晶圆厂提供的资源ღღ，进行底层优化设计ღღ。

　　这一步的仿真验证ღღ，主要包括电路逻辑功能方面的验证ღღ，也就是证明设计的功能是否符合设计规格中的定义ღღ，是否存在逻辑实现错误ღღ。

　　如果发现错误ღღ，就需要返回上一步ღღ，进行修改ღღ，甚至要返回方案设计阶段进行修改ღღ。修改之后ღღ，再重新进行验证ღღ。

　　验证方法包括ღღ：（借助工具）通过在搭建的验证环境中输入激励（就是加输入信号）ღღ，然后看检测输出波形是否和预期一样ღღ，以此来进行判断ღღ。

　　验证仿真的工具主要包括VCSღღ、Qustasim等EDA工具（进行编译和仿真）ღღ，以及Verdi等工具（进行debug）ღღ。

　　优化ღღ：逻辑综合需要设定约束条件ღღ，也就是希望逻辑综合出来的电路在面积ღღ、时序ღღ、时延等（PPA）目标参数上达到的标准ღღ。优化ღღ，是根据约束条件和工艺库（由晶圆厂提供）参数ღღ，进行逻辑结构调整ღღ，去掉冗余单元ღღ，以此满足要求ღღ。

　　需要注意的是ღღ，不同晶圆厂的工艺库ღღ，门电路基本标准单元（standard cell）的面积ღღ、时序参数是不一样的ღღ。所以九州酷游在线ღღ，选用的库不一样ღღ，综合出来的电路在面积ღღ、时序上就不一样ღღ。

　　Static Timing Analysisღღ，STA）ღღ，也属于验证的范畴ღღ，主要是在时序上对电路进行验证ღღ。

　　具体来说ღღ，是在不提供激励的情况下ღღ，验证设计时序特性ღღ，检查电路是否存在建立时间（setuptime）和保持时间（holdtime）的违例（violation）

　　电子设备由时钟信号驱动九州酷游在线ღღ，如果时序存在问题安倍夏树ღღ，各个模块之间的工作节奏就会错乱ღღ，影响各个元件以及整个芯片的工作频率ღღ，进而影响整体性能ღღ。

　　在数字电路中ღღ，一个寄存器如果出现前面说的违例ღღ，就无法正确采样数据和输出数据ღღ。所以ღღ，以寄存器为基础的数字芯片功能安倍夏树九州ku游官网ღღ，就会出现问题ღღ。

　　通过详细的时序分析ღღ，工程师可以更好地控制工程的各个环节ღღ，从而减少延迟ღღ，尽可能地提升芯片的工作频率ღღ。

　　芯片的最高工作频率由网表（netlist）的关键路径决定ღღ。关键路径是网表中信号传播时延的最长路径ღღ。

　　在时序分析的过程中ღღ，我们可以查看目标模块是否满足预设的约束条件ღღ。如果不满足ღღ，分析结果将帮助我们精确地定位到问题点九州酷游在线ღღ，并给出详细的改进建议ღღ。

　　时钟信号存在抖动ღღ、偏移和占空比失真等缺陷ღღ。通过时序分析ღღ，我们可以有效地验证这些缺陷对目标模块性能的影响ღღ。

　　在前端设计的最后阶段ღღ，需要完成代码覆盖率的充分性审查ღღ。对于未达到100%覆盖率的情况ღღ，需要给出合理解释ღღ，以确保芯片功能不受影响ღღ。

　　不同的EDA工具ღღ，生成的网表文件的文件格式也不太一样ღღ。例如*.v（Design Compilerღღ，Synopsys公司）ღღ、*.vh（PKSღღ，Cadence公司）和*.edf（Synplify

　　现在的芯片都很复杂ღღ，出现问题的话ღღ，往往很难查找原因ღღ。可测试性设计就是为将来找问题进行提前考虑ღღ。

　　Scan-In阶段加载激励信号ღღ，在Capture阶段捕获组合逻辑响应ღღ，最终通过Scan-Out移出比对九洲KU游备用ღღ，就能得出结果ღღ。

　　可测性设计技术的基础评价指标包括可控性和可观测性ღღ。具体情况可以另行搜索网上资料ღღ，限于篇幅就不多介绍了ღღ。

　　它需要考虑到元件的尺寸ღღ、形状ღღ、相互之间的间距ღღ，以及连线的长度和宽度等各种复杂因素ღღ。布局的好坏ღღ，直接影响到芯片的信号抗干扰能力ღღ、寄生电容和电感的大小九州酷游在线ღღ，决定了芯片的整体性能和可靠性ღღ。

　　好的物理布局ღღ，是要实现空间利用率九州酷游在线ღღ、总线长度ღღ、时序的完美平衡ღღ。也就是说ღღ，空间利用率要尽量高ღღ，总线要尽量短ღღ，时序要尽量收敛ღღ。

　　设计者需要根据电路的功能和性能要求ღღ，以及硅片的尺寸和工艺约束ღღ，来安排电路元件的位置ღღ。例如ღღ，设计者可能需要将高速或者热敏感的电路部分放在芯片的中心位置ღღ，以便获得更好的性能和热分布ღღ。

　　在布局规划的过程中ღღ，同样要紧密结合晶圆厂的资料来ღღ。例如ღღ，晶圆厂提供的PDK（Process Design Kitღღ，工艺设计套件）ღღ。

　　PDK包含了工艺相关的各种参数和模型ღღ，比如晶体管尺寸ღღ、层间距ღღ、金属氧化层厚度等ღღ，就连线宽ღღ、线距等设计规则都与之相关ღღ。如果脱离PDK安倍夏树ღღ，你设计的东西ღღ，人家根本生产不了ღღ，就是白搭ღღ。

　　前面说了ღღ，时钟信号在数字芯片中起到了全局指挥的作用ღღ。我们在布放时钟线的时候ღღ，需要对称式地连接到各个寄存器单元ღღ，从而使时钟从同一个时钟源到达各个寄存器时ღღ，时钟延迟差异最小ღღ。（

　　这里的布线（Routing）ღღ，就是普通信号布线了ღღ，包括各种标准单元（基本逻辑门电路）之间的走线ღღ。

　　在满足工艺规则和布线层数限制ღღ、线宽ღღ、线间距限制和各线网可靠绝缘的电性能约束条件下九州酷游在线ღღ，需要对信号线进行合理规划ღღ，将各单元和I/O pad（输入/输出焊盘管脚）连接起来ღღ。

　　设计者需要根据信号的频率和时序要求ღღ，以及工艺的布线规则ღღ，来安排信号线的路径和层次ღღ。例如ღღ，设计者可能需要使用多层金属线来实现复杂的信号交叉ღღ，或者使用特殊的布线技术来降低信号的传播延迟ღღ。

　　图中ღღ，我们可以清晰地看到蓝ღღ、红ღღ、绿安倍夏树ღღ、黄等不同色彩的区域ღღ，这些色彩区域分别对应着不同的光掩模版（后面会说ღღ，芯片制造篇也提到过）ღღ。

　　导线本身的电阻ღღ、相邻导线间的互感及耦合电容等因素（寄生参数）ღღ，会在芯片内部引发信号噪声ღღ、串扰和反射等问题ღღ，导致

　　在电路的每个单元位置和各项参数都已确定的情况下ღღ，需要再次进行静态时序分析ღღ，以确保结果的准确性ღღ。

　　它是在物理布局完成后进行ღღ，通过注入实际物理参数（如延时ღღ、寄生效应）ღღ，验证芯片在真实工艺条件下的时序ღღ、功耗及信号完整性ღღ，确保设计可制造且可靠

　　时序验证前面说过ღღ，是检查建立时间（Setup Time）ღღ、保持时间（Hold Time）是否满足ღღ，避免信号竞争ღღ、毛刺等问题ღღ。

　　LVS（Layout vs. Schematic）ღღ：版图对原理图一致性检查ღღ，就是版图与逻辑综合后的门级电路图的对比验证ღღ。

　　DRC（Design Rule Checking）ღღ：版图设计规则检查ღღ，检查连线间距ღღ，连线宽度等是否满足工艺要求ღღ。规则通常都由晶圆厂提供ღღ，确保设计在制造过程中不会出现物理上的问题ღღ，例如短路ღღ、开路安倍夏树ღღ、间距不足等ღღ。

　　ERC（Electrical Rue Checking）ღღ：电气规则检查ღღ，检查短路和开路等电气规则违例ღღ。

　　功耗分析是确保芯片性能（Performance）ღღ、功耗（Power）和面积（Area）（简称PPA）平衡的核心环节ღღ。

　　它其实贯穿于芯片设计的整个流程ღღ，在前面我们也有提到相关流程ღღ。它的两大任务是分析IR drop（电压降）和EM（电迁移）ღღ，防止因此导致的芯片失效ღღ。

　　也就是局部修改单元位置或布线ღღ，解决STA或后仿真发现的违例问题ღღ。通过工程变更ღღ，可以避免重新设计ღღ。

　　对于目前越来越复杂的工艺ღღ，实现签核收敛（即所有检查均通过）变得越来越困难ღღ。这主要是因为多种物理效应（如工艺偏差OCVღღ、信号完整性SIღღ、电源完整性PIღღ、热效应等）之间存在复杂的相互作用ღღ。

　　因此ღღ，签核工具需要具备更精确的建模能力ღღ、更全面的分析功能ღღ，并且常常需要AI的辅助来加速分析和收敛过程ღღ。

　　以上ღღ，就是后端设计的主要流程ღღ。在实际项目中ღღ，其实还包括了附加流程ღღ，例如填充单元插入ღღ，以及随着制造工艺不断演进产生的DFM（可制造性设计）等ღღ。大家有兴趣可以另外研究ღღ。

　　因为在上世纪七八十年代ღღ，芯片的设计数据都是写到磁带或者胶片里传给工厂ღღ。设计团队将数据写入磁带ღღ，叫Tape inღღ。工厂读取磁带的数据ღღ，叫Tape out九州ღღ，ღღ。随着时间的推移ღღ，磁带早已不用了ღღ，但是这个叫法一直沿用了下来ღღ。

　　Ⅱ版图文件ღღ，对涂有光刻胶的空白掩膜版进行非接触式曝光安倍夏树ღღ。这个步骤将照射掩膜版上预先设定的图形区域ღღ，引发光刻胶的光化学反应ღღ。

　　3ღღ、采用铬刻蚀液进行湿法刻蚀ღღ，将暴露的铬层刻蚀掉ღღ，以形成透光区域ღღ。同时KU酷游平台ღღ，受光刻胶保护的部分铬层则得以保留ღღ，从而形成不透光区域ღღ。

　　如果成功ღღ，那就congratulationsღღ！如果失败ღღ，就要评估能不能降级使用ღღ。如果不能ღღ，那就要么砸钱重来ღღ，要么宣告放弃ღღ！